Tag: Architecture

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• Chisel_0x00

  Published:2024年3月14日 |  at 14:28

  介绍 Chisel 语言

• Pynq_0x01

  Published:2024年3月8日 |  at 13:32

  Pynq 项目零：手写体识别

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  Published:2024年3月6日 |  at 11:32

  介绍 Verilog 时序约束

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  Published:2024年3月5日 |  at 14:28

  查表法实现 Verilog 复杂数学函数（幂、log、sin、cos）

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  Published:2024年3月5日 |  at 12:36

  Verilog 浮点数以及乘除法运算

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  Published:2024年3月4日 |  at 14:19

  Verilog 无符号与有符号数加减法、求绝对值

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  Published:2024年3月3日 |  at 15:42

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  详解 Verilog 状态机

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  介绍 Verilog 的基本语法